Front-end to hierarchical design with cross-probing, marching waveforms, analysis options, and optimization.

电路图编辑器

Gateway使电路设计人员能够在一个功能齐全的环境通过逻辑表现创建自己的设计的,该环境易于使用并提供利于快速开发设计的所有功能。

引言

Gateway是一个分层电路图编辑器工具,它为设计人员提供一个完整的环境和通过电路图来可视化和捕捉设计。

特征

  • 强大的分层多页编辑器使设计人员能够创造更大和更复杂的设计
  • 能够创建各种网表格式,包括基于SPICE或Verilog的网表格式
  • 从传统的SPICE和Verilog网表产生符号
  • 接口于数个仿真器,包括SmartSpice、SmartSpiceRF 和Silos,以使用户在一个完整的环境里创建最初的设计理念
  • 贯穿仿真阶段的设计, 和 Expert版图编辑器的接口可将设计从逻辑概念转为物理概念
  • 直观的编辑能力进一步增强设计师的用户体验和工作效率
  • 脚本功能提供用户可编程界面和功能
  • 可配置规则检查以显示电气制图规则和网表违规
  • 强大的电路图捕捉功能
  • 支持回调脚本符号
  • 显示器件参数
  • 显示直流偏置和阈值
  • 通过JavaScript支持脚本

功能

  • 导入/导出成普通网表格式,包括:SPICE,Verilog,CDL
  • 通过EDIF200与其他电路图工具无缝集成
  • Silvaco的安全加密最大程度地保护客户和第三方的知识产权
  • 从同一电路图创建多种类型的网表
  • 实例和节点的高级主线命名,使得庞大设计可通过简化概念设计来进行
  • 强大的电路图和后处理仿真结果之间的交叉探测允许实时调试电路
  • 无缝集成于
    • 各种不同的仿真器, 包括: Silvaco SmartSpice、 Silos和器件仿真器
    • 其他Silvaco的产品,其中包括: SmartView波形检视器、Expert、Guardian和 Hipex 版图工具

 

技术规格

  • 兼容于 EDIF 2 0 0 和 Verilog IEEE 1364 网表
  • 支持各种SPICE 网表格式,包括: Berkeley SPICE、 SmartSpice、 HSPICE、 CDL、 MixedMode 和 NDL
  • 为晶圆代工厂提供PDK支持